《EDA技术及实践》集中实践环节教学大纲
课程编号:109130
总学时数:2周学分数:2
授课学期:第六学期适用专业:电子科学与技术、微电子科学与工程
一、所涉及的课程及知识点
涉及的课程:数字电子技术基础
知识点:组合电路、时序电路
二、目的与任务
目的:本课程以基于大规模可编程逻辑器件CPLD/FPGA为设计载体,通过原理图和VHDL语言输入法,在QuartusII开发平台下的数字系统设计流程。目的是使学生了解数字系统设计的基本相关知识,包括可编程器件的种类和内部结构;熟练掌握可编程数字系统的设计方法,会设计较复杂的数字系统。
任务:通过本课程的学习, 在数字系统设计方面达到以下基本要求:
1. 理解EDA技术的基本概念;
2. 了解PLD技术的发展历程及主要生产厂商的产品性能特点;
3. 掌握PLD的分类方法、与或阵列结构器件的基本单元构成、基于查找表的FPGA的结构和特点;
4. 掌握VHDL语言的基本语法和语句;
5. 熟练使用Quartus II开发平台,熟悉其设计流程,会利用原理图输入方法和VHDL语言输入法进行较复杂数字系统设计。
三、内容与要求
模块一:用原理图输入法设计8位全加器
(一)课题内容
(1)用原理图法设计半加器,完成编译和仿真;
(2)学习层次化设计方法,设计1位全加器,完成编译和仿真;
(3)在前两项任务的基础上设计8位全加器,完成编译和仿真,学习仿真波形的总线表达方法。
(二)课题要求
弄清每个层次的电路原理,按所给电路画出原理图并仿真,独立完成8位全加器原理图设计。会分析仿真波形的正确性。
(三)考核及报告要求
1. 考核
根据设计的程序及实验结果和实验报告给定考核成绩,按5分制计分。
2. 报告要求
(1)课题名称:用原理图输入法设计8位全加器
(2)目的和任务:熟悉利用QuartusII的原理图输入方法设计简单组合的电路,掌握层次化设计的方法,熟悉设计流程。
(3)实验原理:叙述半加器和1位全加器的构成原理,并附原理图和仿真波形图,分析波形图的验证结果。
(4)详细叙述8位全加器的设计流程。
(5)课题中遇到的问题及体会。
模块二:用原理图输入法设计2位十进制频率计
(一)课题内容
(1)首先完成100进制计数器的设计,按所给原理图在Quartus下完成原理图绘制并进行编译和仿
真,注意原理图中总线的表达方法。
(2)根据设计要求分析时序控制部分时序,自行设计时序控制部分原理图并完成编译仿真;
(3)在前两项任务的基础上设计顶层电路模块,并进行仿真。
(二)课题要求
弄清每个层次的电路原理,按所给电路画出原理图并仿真,独立完成顶层电路的设计。会分析仿真波形的正确性。
(三)考核及报告要求
1. 考核
根据设计的程序及实验结果和实验报告给定考核成绩,按5分制计分。
2. 报告要求
(1)课题名称:用原理图输入法设计2位十进制频率计
(2)目的和任务:进一步熟悉原理图输入方法的设计流程,掌握宏模块的使用方法和总线的表达方法。
(3)实验原理:叙述74390的功能,说明用1片74390构成100进制计数器的方法,附原理图和仿真波形图,分析波形图的验证结果。
(4)说明硬件测试中引脚分配的规则和具体分配情况。
(5)回答问题:
a.简述控制端enb和clr的功能。
(6)课题中遇到的问题及体会。
模块三:用VHDL语言输入法设计10进制计数器
(一)课题内容
(1)会使用VHDL语言的基本语句,利用if语句完成带异步清零端和同步使能端的十进制加法计数器的设计。
(2)独立完成程序的仿真;
(3)详细描述仿真和测试结果,分析其正确性;
(二)课题要求
理解实验程序,独立完成仿真和测试。会分析仿真波形和测试结果的正确性。
(三)考核及报告要求
1. 考核
根据设计的程序及实验结果和实验报告给定考核成绩,按5分制计分。
2. 报告要求
(1)课题名称:用VHDL语言输入法设计10进制计数器
(2)目的和任务:学习实用计数器的设计,进一步理解同步和异步的概念,熟悉并掌握复杂if语句的用法。
(3)实验原理:
a.叙述该计数器各输入输出端口的作用;
b.程序中使用了两种形式的if语句,请说明其中所包含的完整条件语句和不完整条件语句都有哪些;
(4)回答问题:
a.什么叫运算符重载,程序中哪些地方出现了运算符重载,请举例说明。
b.参考例3-19和61页的有关文字说明整数类型的定义方法。
c.vhdl语言的数据对象有哪三种,说明信号和变量的定义方法。
(5)课题中遇到的问题及体会。
模块四:用VHDL语言输入法设计译码器
(一)课题内容
(1)会使用VHDL语言进行层次化设计,利用case语句完成译码部分电路的设计,再利用元件例化语句完成顶层模块的设计。
(2)独立完成程序的仿真和硬件测试;
(3)详细描述仿真和测试结果,分析其正确性。
(二)课题要求
理解实验程序,独立完成仿真和测试。会分析仿真波形和测试结果的正确性。
(三)考核及报告要求
1. 考核
根据设计的程序及实验结果和实验报告给定考核成绩,按5分制计分。
2. 报告要求
(1)课题名称:用VHDL语言输入法设计译码器
(2)目的和任务:学习7段数码显示译码器的设计;练习使用case语句和元件例化语句,掌握层次化的设计方法;
(3)实验原理:说明译码器在本实验中的作用。列出译码器输入输出真值表。给出顶层模块示意图。
(4)请说明元件例化语句的作用和语法结构。
(5)课题中遇到的问题及体会。
四、主要仪器设备
硬件:PC
软件:Quartus II
五、教材及参考书
教材
[1]潘松.EDA技术与VHDL.北京:清华大学出版社,2006
参考书
[1]卢毅.模拟及数模混合器件的原理.北京:科学出版社,2005
[2]宋万杰.CPLD技术及应用.西安:西安电子科技大学出版社,2007
[3] Kevin Skahill.可编程逻辑系统的VHDL设计技术.南京:东南大学出版社,2005
执笔人:赵俊霞审核人:李路分管院系领导:王芳
注:审核人一般为本专业负责人。